EvolVE: Ricerca Evolutiva per la Generazione e Ottimizzazione di Verilog Basata su LLM
EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
January 26, 2026
Autori: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung
cs.AI
Abstract
Il ciclo di progettazione in Verilog è intrinsecamente laborioso e richiede un'ampia competenza di dominio. Sebbene i Large Language Model (LLM) offrano una strada promettente verso l'automazione, i loro dati di addestramento limitati e il ragionamento sequenziale intrinseco non riescono a cogliere la logica formale rigorosa e la concorrenza insite nei sistemi hardware. Per superare queste barriere, presentiamo EvolVE, il primo framework che analizza multiple strategie evolutive su compiti di progettazione di chip, rivelando come il Monte Carlo Tree Search (MCTS) eccella nel massimizzare la correttezza funzionale, mentre l'Idea-Guided Refinement (IGR) si dimostri superiore per l'ottimizzazione. Sfruttiamo inoltre la Structured Testbench Generation (STG) per accelerare il processo evolutivo. Per colmare la carenza di benchmark complessi di ottimizzazione, introduciamo IC-RTL, mirato a problemi di scala industriale derivati dal National Integrated Circuit Contest. Le valutazioni stabiliscono EvolVE come il nuovo stato dell'arte, raggiungendo il 98,1% su VerilogEval v2 e il 92% su RTLLM v2. Inoltre, sulla suite industriale IC-RTL, il nostro framework supera le implementazioni di riferimento realizzate dai partecipanti al concorso, riducendo il prodotto Power, Performance, Area (PPA) fino al 66% nella codifica di Huffman e del 17% nella media geometrica su tutti i problemi. Il codice sorgente del benchmark IC-RTL è disponibile all'indirizzo https://github.com/weiber2002/ICRTL.
English
Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.