EvolVE: Evolutionaire Zoektocht voor LLM-gebaseerde Verilog-generatie en -optimalisatie

EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization

January 26, 2026

Auteurs: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung

cs.AI

Samenvatting

De ontwerpcyclus van Verilog is inherent arbeidsintensief en vereist uitgebreide domeinkennis. Hoewel Large Language Models (LLM's) een veelbelovend pad richting automatisering bieden, schieten hun beperkte trainingsdata en intrinsieke sequentiële redenering tekort in het vatten van de strikte formele logica en gelijktijdigheid die eigen zijn aan hardwaresystemen. Om deze barrières te overwinnen, presenteren wij EvolVE, het eerste raamwerk dat meerdere evolutiestrategieën analyseert voor chipontwerptaken. Dit onthult dat Monte Carlo Tree Search (MCTS) uitblinkt in het maximaliseren van functionele correctheid, terwijl Idea-Guided Refinement (IGR) superieur blijkt voor optimalisatie. We benutten verder Structured Testbench Generation (STG) om het evolutionaire proces te versnellen. Om het gebrek aan complexe optimalisatiebenchmarks aan te pakken, introduceren we IC-RTL, gericht op problemen op industrieel niveau afkomstig van de National Integrated Circuit Contest. Evaluaties vestigen EvolVE als de nieuwe state-of-the-art, met scores van 98,1% op VerilogEval v2 en 92% op RTLLM v2. Bovendien overtreft ons raamwerk op de industrieel geschikte IC-RTL suite de referentie-implementaties gemaakt door deelnemers aan de wedstrijd, door het Power, Performance, Area (PPA)-product met tot 66% te verminderen bij Huffman Coding en met 17% in het geometrisch gemiddelde over alle problemen. De broncode van de IC-RTL benchmark is beschikbaar op https://github.com/weiber2002/ICRTL.

English

Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.