EvolVE: Busca Evolutiva para Geração e Otimização de Verilog Baseada em LLM
EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
January 26, 2026
Autores: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung
cs.AI
Resumo
O ciclo de projeto do Verilog é inerentemente intensivo em mão de obra e exige ampla experiência de domínio. Embora os Grandes Modelos de Linguagem (LLMs) ofereçam um caminho promissor para a automação, seus dados de treinamento limitados e o raciocínio sequencial intrínseco não conseguem capturar a lógica formal estrita e a concorrência inerentes aos sistemas de hardware. Para superar essas barreiras, apresentamos o EvolVE, o primeiro framework para analisar múltiplas estratégias de evolução em tarefas de projeto de *chips*, revelando que a Busca em Árvore de Monte Carlo (MCTS) se destaca em maximizar a correção funcional, enquanto o Refinamento Guiado por Ideia (IGR) se mostra superior para otimização. Aproveitamos ainda a Geração Estruturada de *Testbenches* (STG) para acelerar o processo evolutivo. Para suprir a carência de *benchmarks* complexos de otimização, introduzimos o IC-RTL, focado em problemas de escala industrial derivados do Concurso Nacional de Circuitos Integrados. As avaliações estabelecem o EvolVE como o novo estado da arte, alcançando 98,1% no VerilogEval v2 e 92% no RTLLM v2. Além disso, na suíte industrial IC-RTL, nosso *framework* supera as implementações de referência criadas por participantes do concurso, reduzindo o produto Potência, Desempenho, Área (PPA) em até 66% na Codificação de Huffman e 17% na média geométrica em todos os problemas. O código-fonte do *benchmark* IC-RTL está disponível em https://github.com/weiber2002/ICRTL.
English
Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.