EvolVE: Evolutionäre Suche für LLM-basierte Verilog-Generierung und -Optimierung
EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
January 26, 2026
papers.authors: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung
cs.AI
papers.abstract
Der Entwicklungszyklus von Verilog ist von Natur aus arbeitsintensiv und erfordert umfangreiche Domänenexpertise. Obwohl Large Language Models (LLMs) einen vielversprechenden Weg zur Automatisierung bieten, können deren begrenzte Trainingsdaten und inhärent sequenzielles Reasoning die strenge formale Logik und Parallelität von Hardwaresystemen nicht erfassen. Um diese Hindernisse zu überwinden, stellen wir EvolVE vor, den ersten Framework zur Analyse multipler Evolutionsstrategien für Chip-Design-Aufgaben. Dabei zeigt sich, dass Monte Carlo Tree Search (MCTS) die funktionale Korrektheit maximiert, während Idea-Guided Refinement (IGR) sich als überlegen für Optimierungen erweist. Wir nutzen weiterhin Structured Testbench Generation (STG), um den evolutionären Prozess zu beschleunigen. Um den Mangel an komplexen Optimierungs-Benchmarks zu adressieren, führen wir IC-RTL ein, das auf industrietaugliche Probleme aus dem National Integrated Circuit Contest abzielt. Evaluationen etablieren EvolVE als neuen State-of-the-Art mit 98,1 % auf VerilogEval v2 und 92 % auf RTLLM v2. Darüber hinaus übertrifft unser Framework auf der industrietauglichen IC-RTL-Suite Referenzimplementierungen von Wettbewerbsteilnehmern und reduziert das Power-Performance-Area (PPA)-Produkt um bis zu 66 % bei Huffman-Coding und um 17 % im geometrischen Mittel über alle Probleme. Der Quellcode des IC-RTL-Benchmarks ist unter https://github.com/weiber2002/ICRTL verfügbar.
English
Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.