EvolVE: Эволюционный поиск для генерации и оптимизации Verilog на основе больших языковых моделей

EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization

January 26, 2026

Авторы: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung

cs.AI

Аннотация

Процесс проектирования на Verilog по своей природе требует значительных трудозатрат и глубоких предметных знаний. Хотя большие языковые модели (LLM) открывают перспективный путь к автоматизации, их ограниченные обучающие данные и присущее им последовательное мышление не способны охватить строгую формальную логику и параллелизм, характерные для аппаратных систем. Для преодоления этих ограничений мы представляем EvolVE — первую платформу, которая анализирует множественные стратегии эволюции для задач проектирования чипов, демонстрируя, что поиск по дереву Монте-Карло (MCTS) превосходно максимизирует функциональную корректность, в то время как управляемое идеями уточнение (IGR) оказывается более эффективным для оптимизации. Мы также используем генерацию структурированных тестовых сред (STG) для ускорения эволюционного процесса. Для решения проблемы отсутствия сложных бенчмарков оптимизации мы представляем IC-RTL, ориентированный на задачи промышленного масштаба, взятые из Национального конкурса по проектированию интегральных схем. Оценки подтверждают, что EvolVE устанавливает новый уровень состояния искусства, достигая 98,1% на VerilogEval v2 и 92% на RTLLM v2. Более того, на наборе промышленных задач IC-RTL наша платформа превосходит эталонные реализации, созданные участниками конкурса, снижая произведение показателей «Мощность-Производительность-Площадь» (PPA) до 66% для кодирования Хаффмана и на 17% в среднем геометрическом по всем задачам. Исходный код бенчмарка IC-RTL доступен по адресу https://github.com/weiber2002/ICRTL.

English

Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.