EvolVE: LLMベースのVerilog生成と最適化のための進化的探索

EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization

January 26, 2026

著者: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung

cs.AI

要旨

Verilogの設計サイクルは本質的に人的負荷が高く、広範なドメイン知識を必要とする。大規模言語モデル（LLM）は自動化への有望な道筋を示すが、限られた学習データと内在的な逐次推論では、ハードウェアシステムに固有の厳密な形式論理と並行性を捉えられない。これらの障壁を克服するため、我々はEvolVEを提案する。これはチップ設計タスクにおいて複数の進化戦略を分析する初のフレームワークであり、モンテカルロ木探索（MCTS）が機能的正しさの最大化に優れ、アイデア誘導型改良（IGR）が最適化に卓越することを明らかにした。さらに構造化テストベンチ生成（STG）を活用して進化プロセスを加速する。複雑な最適化ベンチマークの不足に対処するため、全国集積回路コンテストに由来する産業規模の問題を対象としたIC-RTLを導入した。評価では、EvolVEがVerilogEval v2で98.1%、RTLLM v2で92%を達成し新たなstate-of-the-artを確立。さらに産業規模のIC-RTLスイートでは、ハフマン符号で最大66%、全問題の幾何平均で17%のPower-Performance-Area（PPA）積削減を実現し、コンテスト参加者による参照実装を凌駕した。IC-RTLベンチマークのソースコードはhttps://github.com/weiber2002/ICRTLで公開されている。

English

Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.