EvolVE: LLM 기반 Verilog 생성 및 최적화를 위한 진화 탐색

초록

Verilog 설계 주기는 본질적으로 노동 집약적이며 광범위한 도메인 전문 지식을 필요로 합니다. 대규모 언어 모델(LLM)이 자동화를 위한 유망한 경로를 제공하지만, 제한된 학습 데이터와 본질적인 순차적 추론 방식으로 인해 하드웨어 시스템에 내재된 엄격한 형식 논리와 동시성을 포착하지 못합니다. 이러한 장벽을 극복하기 위해 본 논문에서는 EvolVE를 제시합니다. EvolVE는 칩 설계 작업에 대한 다양한 진화 전략을 분석하는 최초의 프레임워크로, 몬테카를로 트리 탐색(MCTS)이 기능적 정확성 극대화에 탁월한 반면 아이디어 기반 정교화(IGR)는 최적화에 더 우수함을 입증합니다. 또한 구조적 테스트벤치 생성(STG)을 활용하여 진화 과정을 가속화합니다. 복잡한 최적화 벤치마크의 부족을 해결하기 위해 국가 집적회로 경진대회에서 도출된 산업 규모 문제를 대상으로 하는 IC-RTL을 소개합니다. 평가 결과 EvolVE는 VerilogEval v2에서 98.1%, RTLLM v2에서 92%를 달성하여 새로운 최첨단 기술로 자리매김했습니다. 더 나아가 산업 규모 IC-RTL 슈트에서 우리의 프레임워크는 경진대회 참가자가 작성한 참조 구현을 능가하며, 허프만 코딩에서 PPA(성능, 전력, 면적) 곱을 최대 66%까지, 모든 문제에 대한 기하 평균으로 17%까지 감소시켰습니다. IC-RTL 벤치마크의 소스 코드는 https://github.com/weiber2002/ICRTL에서 확인할 수 있습니다.

English

Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.

EvolVE: LLM 기반 Verilog 생성 및 최적화를 위한 진화 탐색

EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization

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