EvolVE: Búsqueda Evolutiva para la Generación y Optimización de Verilog Basada en LLM
EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization
January 26, 2026
Autores: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung
cs.AI
Resumen
El ciclo de diseño de Verilog es inherentemente intensivo en mano de obra y requiere un amplio conocimiento del dominio. Aunque los Modelos de Lenguaje a Gran Escala (LLMs) ofrecen una vía prometedora hacia la automatización, sus datos de entrenamiento limitados y su razonamiento secuencial intrínseco no logran capturar la lógica formal estricta y la concurrencia inherentes a los sistemas de hardware. Para superar estas barreras, presentamos EvolVE, el primer marco que analiza múltiples estrategias de evolución en tareas de diseño de chips, revelando que la Búsqueda en Árbol de Monte Carlo (MCTS) sobresale en maximizar la corrección funcional, mientras que el Refinamiento Guiado por Ideas (IGR) resulta superior para la optimización. Además, aprovechamos la Generación Estructurada de Bancos de Pruebas (STG) para acelerar el proceso evolutivo. Para abordar la falta de puntos de referencia de optimización complejos, presentamos IC-RTL, enfocado en problemas de escala industrial derivados del Concurso Nacional de Circuitos Integrados. Las evaluaciones establecen a EvolVE como el nuevo estado del arte, logrando un 98.1% en VerilogEval v2 y un 92% en RTLLM v2. Además, en el conjunto de pruebas IC-RTL de escala industrial, nuestro marco supera las implementaciones de referencia creadas por los participantes del concurso, reduciendo el producto Potencia, Rendimiento, Área (PPA) hasta en un 66% en Codificación Huffman y un 17% en la media geométrica de todos los problemas. El código fuente del benchmark IC-RTL está disponible en https://github.com/weiber2002/ICRTL.
English
Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.