EvolVE : Recherche évolutive pour la génération et l'optimisation de Verilog basée sur les LLM

EvolVE: Evolutionary Search for LLM-based Verilog Generation and Optimization

January 26, 2026

papers.authors: Wei-Po Hsin, Ren-Hao Deng, Yao-Ting Hsieh, En-Ming Huang, Shih-Hao Hung

cs.AI

papers.abstract

Le cycle de conception Verilog est intrinsèquement laborieux et nécessite une expertise approfondie du domaine. Bien que les modèles de langage à grande échelle (LLM) offrent une voie prometteuse vers l'automatisation, leurs données d'entraînement limitées et leur raisonnement séquentiel intrinsèque ne parviennent pas à saisir la logique formelle stricte et le parallélisme inhérents aux systèmes matériels. Pour surmonter ces obstacles, nous présentons EvolVE, le premier cadre d'analyse de multiples stratégies d'évolution sur des tâches de conception de puces, révélant que la recherche arborescente Monte Carlo (MCTS) excelle à maximiser la correction fonctionnelle, tandis que le raffinement guidé par idées (IGR) s'avère supérieur pour l'optimisation. Nous exploitons en outre la génération structurée de bancs d'essai (STG) pour accélérer le processus évolutif. Pour pallier le manque de benchmarks d'optimisation complexes, nous introduisons IC-RTL, ciblant des problèmes à l'échelle industrielle issus du Concours National de Circuits Intégrés. Les évaluations établissent EvolVE comme la nouvelle référence, atteignant 98,1 % sur VerilogEval v2 et 92 % sur RTLLM v2. De plus, sur la suite industrielle IC-RTL, notre cadre surpasse les implémentations de référence conçues par les participants au concours, réduisant le produit Performance, Puissance, Surface (PPA) jusqu'à 66 % dans le codage de Huffman et de 17 % en moyenne géométrique sur l'ensemble des problèmes. Le code source du benchmark IC-RTL est disponible à l'adresse https://github.com/weiber2002/ICRTL.

English

Verilog's design cycle is inherently labor-intensive and necessitates extensive domain expertise. Although Large Language Models (LLMs) offer a promising pathway toward automation, their limited training data and intrinsic sequential reasoning fail to capture the strict formal logic and concurrency inherent in hardware systems. To overcome these barriers, we present EvolVE, the first framework to analyze multiple evolution strategies on chip design tasks, revealing that Monte Carlo Tree Search (MCTS) excels at maximizing functional correctness, while Idea-Guided Refinement (IGR) proves superior for optimization. We further leverage Structured Testbench Generation (STG) to accelerate the evolutionary process. To address the lack of complex optimization benchmarks, we introduce IC-RTL, targeting industry-scale problems derived from the National Integrated Circuit Contest. Evaluations establish EvolVE as the new state-of-the-art, achieving 98.1% on VerilogEval v2 and 92% on RTLLM v2. Furthermore, on the industry-scale IC-RTL suite, our framework surpasses reference implementations authored by contest participants, reducing the Power, Performance, Area (PPA) product by up to 66% in Huffman Coding and 17% in the geometric mean across all problems. The source code of the IC-RTL benchmark is available at https://github.com/weiber2002/ICRTL.